HP-gjennombrudd med ny brikkearkitektur

Bruk av nanoledninger kan forminske programmerbare brikker uten å krympe transistorene.

Forskere ved HP Labs mener de har oppdaget en metode som kan minske forskjellige typer brikker uten å krympe selve transistorene. Metoden er simulert på feltprogrammerbare portmatriser. Simuleringene tyder på at brikkene kan reduseres til 4 prosent av størrelsen de hadde hatt med dagens produksjonsmetode.

Metoden er en anvendelse av en type nanoteknologi som HP har arbeidet med lenge. Denne teknologien, døpt «crossbar» eller «tverrstang», går ut på å legge to lag med parallelle nanoledninger i kryss over hverandre, slik at de danner et gitter. I kryssene legges det stoff som under visse forhold er ledende, under andre forhold isolerende. Små grupper av kryss kan både lagre data og utføre logiske operasjoner.

    Les også:

På lang sikt tror HP at crossbar-teknologien, eller nanogitteret, kan utvikles til nærmest helt å erstatte transistorer.

I mellomtiden bestemte HP-forskerne seg for å anvende nanogitteret på en type brikke som i stor grad er preget av svitsjer og ledninger, nemlig feltprogrammerbare portmatriser («field programmable gate arrays»). Dette er en type brikke som kan omprogrammeres også etter at den er i et apparat hos sluttbrukeren. Den spiller en viktig rolle i utstyr for nettverk, overvåking og kringkasting.

Feltprogrammerbare portmatriser realiseres i dag i konvensjonell halvledermateriale (CMOS), og typisk går 80 til 90 prosent av volumet i brikken til ledninger og svitsjer. Tanken til HP er at denne delen av brikken kan realiseres i et nanogitter, mens de øvrige transistorene kan realiseres i CMOS.

Denne nye arkitekturen for feltprogrammerbare portmatriser er døpt «field programmable nanowire interconnect», forkortet FPNI. Svitsjing og ledning skjer i et nanogitter, mens den øvrige logikken henvises til et underliggende CMOS-lag.

Forskerne har gjennomført to simuleringer av denne arkitekturen. Den ene forutsetter at ledningene i gitteret er 15 nanometer brede, den andre at ledningene er redusert til 4,5 nanometer. I begge simuleringene er CMOS-laget produsert etter en 45 nanometers prosess. (Moderne prosessorer framstilles i dag etter en 65 nanometers prosess.)

HP ser for seg at man vil være i stand til å produsere 15 nanometers gittere innen 2010, og 4,5 nanometers gittere innen 2020.

Simuleringene tyder på at slike brikker vil fungere hensiktsmessig, og at den fysiske størrelsen på brikken realisert med et 4,5 nanometers gitter vil være ned i 4 prosent av en tilsvarende portmatrise i 45 nanometers CMOS. De tyder også på at strømforbruket vil være mindre.

Blant teknikkene HP har utviklet for nanogitterteknologien, er en metode for å isolere defekte områder i gitteret.

Det ble kjørt simuleringer av nanogitter-baserte portmatriser der denne metoden ble brukt. De viser at dersom 20 prosent av nanoledningene har brudd på tilfeldig valgte steder, vil brikken likevel kunne operere med 75 prosent ytelse.

HP mener dette øker sannsynligheten for at de nanogitter-baserte portmatriser kan produseres kommersielt.

Til toppen